IBM 与西门子合作推进纳米堆叠架构，加速 3D 晶体管量产进程

AI 总结 • IBM 与西门子宣布达成研究合作，结合 IBM 的半导体器件创新与西门子在 EDA 及制造软件方面的能力，旨在加速纳米堆叠（nanostack）晶体管的开发进程。 • 双方在合作中将重点开发纳米堆叠的先进虚拟模型，以便在芯片制造前对性能进行建模、优化设计并解决制造难题。 • 纳米堆叠架构于今年 6 月由 IBM 首次发布，其将晶体管垂直堆叠并错位排列，在 7 埃节点下可在指甲盖大小面积内集成近 1000 亿个晶体管。 • 测试数据显示，与 2nm 节点相比，该架构在同等功耗下性能可提升高达 50%，或在同等性能下功耗降低高达 70%，且在 SRAM 上实现 40% 的微缩改进。 • IBM 表示基于该技术的首批产品预计需约五年时间才能由合作伙伴投入生产，此次合作正是为了跨越从实验室研发到工厂量产的技术鸿沟。 【IBM与西门子达成研究合作】 IT之家 10 月 14 日消息，今日，IBM 与西门子宣布达成一项新的研究合作，旨在推进 IBM 今年早些时候发布的纳米堆叠（nanostack）晶体管架构。 据 IBM 官方新闻稿，此次合作将结合 IBM 在半导体器件创新领域的领导地位与西门子在电子设计自动化（EDA）、工艺仿真、光刻优化及先进制造软件方面的专业能力，以加速纳米堆叠技术的开发。 据介绍，双方合作内容包括开发纳米堆叠的先进虚拟模型，以便在芯片制造之前对性能进行建模、优化设计并解决制造难题。 【纳米堆叠架构简介】 IBM 在今年 6 月首次发布了纳米堆叠架构，并称其为业界首个已知的三维纳米片设计。 与当前将晶体管平铺在二维平面上并不断缩小间距的思路不同，纳米堆叠将晶体管垂直堆叠并错位排列，从而在相同面积内容纳更多晶体管。 在当前的 7 埃（0.7 纳米）节点下，该设计可在指甲盖大小的面积内集成近 1000 亿个晶体管，密度约为 IBM 2021 年发布的 2nm 测试芯片的两倍。 该设计还允许在每个堆叠层中使用不同的材料组合，从而独立优化每个晶体管的性能和功耗。 IBM 此前公布的研究结果显示，与 2nm 节点相比，纳米堆叠架构在同等功耗下可提升高达 50% 的性能，或在同等性能下降低高达 70% 的功耗。 在 VLSI 2026 研讨会上，IBM 还报告了纳米堆叠在 SRAM（IT之家注：静态随机存取存储器）上实现 40% 的微缩改进，这对于 AI 工作负载所需的高带宽内存具有重要意义。 【高管观点与合作意义】 IBM 研究总监 Jay Gambetta 在发布会上表示：“我们不只是把晶体管做得更小，而是在重新发明芯片的构建方式，以提供显著更高的性能和能效。 ” IBM 硅技 ...

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